제3장: 제조 공정

반도체 Fab, 리소그래피, 박막 증착, 식각 - 삼성전자와 SK하이닉스의 제조 혁신

3.1 반도체 제조의 기본: Fab (Fabrication Facility)

메모리 반도체 제조는 인류가 만든 가장 정밀한 공정 중 하나입니다. 반도체 팹(Fab)은 초청정 환경(Class 1 cleanroom, 공기 1세제곱피트당 먼지 입자 1개 이하)에서 수백 단계의 공정을 거쳐 실리콘 웨이퍼를 메모리 칩으로 변환합니다.

삼성전자 평택캠퍼스와 SK하이닉스 이천캠퍼스:

삼성전자 평택캠퍼스: 총 부지 면적 289만㎡ (여의도의 1.4배), 투자액 100조원 이상. 월 웨이퍼 생산량 80만 장 (300mm 웨이퍼 기준). 세계 최대 단일 반도체 생산 단지로, DRAM과 NAND Flash를 동시에 양산합니다.
SK하이닉스 이천캠퍼스: M14/M15/M16 공장 운영 중, 최신 1β nm DRAM과 238단 3D NAND 양산. 2024년 용인 클러스터(총 120조원 투자) 착공으로 세계 최첨단 메모리 생산 거점 확대 중입니다.

3.1.1 웨이퍼 준비 (Wafer Preparation)

제조 공정은 실리콘 잉곳(ingot)을 300mm 직경의 얇은 웨이퍼로 절단하는 것부터 시작됩니다. 삼성전자와 SK하이닉스는 450mm 웨이퍼 기술도 연구 중이며, 이는 칩 생산성을 2.25배 향상시킬 수 있습니다.

단결정 성장 (CZ법): 초고순도 실리콘(99.999999999% 순도)을 용융하여 단결정 잉곳을 성장시킵니다.
절단 및 연마: 다이아몬드 톱으로 웨이퍼를 절단하고, CMP(Chemical Mechanical Polishing)로 표면을 원자 수준으로 평탄화합니다.
세정: RCA 세정법으로 유기물, 금속 이온, 입자 오염물을 제거합니다.

3.2 핵심 공정 단계

공정 단계	목적	주요 장비	정밀도	회사 비중
리소그래피	회로 패턴 전사	EUV Scanner (ASML)	7nm 이하	공정 비용의 30%
박막 증착	절연막/도전막 형성	CVD, ALD, PVD	원자층 단위 (0.1nm)	공정 비용의 25%
식각 (Etching)	불필요한 막 제거	Dry/Wet Etcher	고종횡비 100:1 이상	공정 비용의 20%
이온 주입	도핑 (전기적 특성 부여)	Ion Implanter	10^15~10^18 atoms/cm²	공정 비용의 10%
CMP	표면 평탄화	CMP Machine	±5Å 균일도	공정 비용의 8%

3.3 리소그래피: 회로 패턴의 예술

3.3.1 EUV (Extreme Ultraviolet) 리소그래피 혁명

메모리 반도체의 미세화는 리소그래피 기술의 발전에 달려 있습니다. 2018년부터 EUV(극자외선, 파장 13.5nm) 리소그래피가 상용화되면서, 7nm 이하 공정이 가능해졌습니다.

EUV vs 기존 ArF 리소그래피 비교

ArF (Argon Fluoride): 파장 193nm, 다중 패터닝 필요 (공정 복잡도 증가)
EUV: 파장 13.5nm, 단일 노광으로 미세 패턴 구현 (공정 단순화, 수율 향상)
ASML Twinscan NXE:3600D: 시간당 170장 처리, 해상도 8nm, 한 대 가격 2,500억원

삼성전자와 SK하이닉스의 EUV 투자: 두 기업은 ASML의 EUV 스캐너를 100대 이상 보유하고 있으며, 이는 전 세계 EUV 장비의 60% 이상을 차지합니다. 삼성전자는 2024년 High-NA EUV(해상도 5nm급)를 도입하여 차세대 DRAM 개발을 가속화하고 있습니다.

3.3.2 포토마스크와 포토레지스트

포토마스크 (Photomask): 회로 패턴이 그려진 석영 유리판으로, EUV용 마스크는 한 장에 10억원 이상입니다. 최첨단 메모리 칩은 60~80장의 마스크를 사용합니다.

포토레지스트 (Photoresist): 빛에 반응하는 감광재로, 웨이퍼 표면에 균일하게 도포됩니다. EUV 레지스트는 13.5nm 파장에 최적화되어 있으며, 감도(20~30 mJ/cm²)와 해상도(10nm 이하)를 동시에 만족해야 합니다.

3.4 박막 증착 (Thin Film Deposition)

반도체 제조에서는 수십 종류의 박막(절연막, 도전막, 금속막)을 웨이퍼 위에 증착합니다. 각 막의 두께는 수 나노미터~수백 나노미터이며, 원자층 수준의 정밀도가 요구됩니다.

3.4.1 CVD (Chemical Vapor Deposition)

가스 상태의 화학 물질을 웨이퍼 표면에서 반응시켜 고체 막을 형성합니다. DRAM 캐패시터의 유전체막과 NAND Flash의 터널링 산화막 증착에 사용됩니다.

LPCVD (Low Pressure CVD): 저압에서 고온 증착, 균일도 우수
PECVD (Plasma Enhanced CVD): 플라즈마로 저온 증착, SiN 절연막 형성
ALD (Atomic Layer Deposition): 원자층 단위 증착, High-k 유전체막 (HfO₂, ZrO₂) 형성

ALD 기술의 중요성: 삼성전자는 1nm급 DRAM에서 ALD로 증착한 High-k 유전체막을 사용하여 커패시터 성능을 극대화합니다. SK하이닉스는 3D NAND의 워드라인과 비트라인 형성에 ALD를 활용하여 321단 적층을 구현했습니다.

3.4.2 PVD (Physical Vapor Deposition)

물리적 방법으로 금속 또는 금속 화합물을 증착합니다. 주로 금속 배선(Cu, W, Al)과 전극(TiN) 형성에 사용됩니다.

Sputtering: 타겟 물질을 플라즈마로 때려내어 웨이퍼에 증착
Evaporation: 물질을 가열하여 증발시킨 후 웨이퍼에 응축

3.5 식각 (Etching): 정밀한 조각

3.5.1 Dry Etching (Plasma Etching)

플라즈마 상태의 반응 가스를 사용하여 선택적으로 막을 제거합니다. 현대 메모리 제조의 95% 이상이 드라이 식각을 사용합니다.

식각 방식	원리	장점	응용
RIE (Reactive Ion Etching)	이온 충격 + 화학 반응	이방성 식각, 고종횡비	DRAM 콘택홀, NAND 채널홀
ICP (Inductively Coupled Plasma)	고밀도 플라즈마	빠른 식각 속도, 균일도	3D NAND 스택 식각 (100:1 종횡비)
CCP (Capacitively Coupled Plasma)	캐패시티브 결합	낮은 플라즈마 손상	얕은 트렌치 식각

SK하이닉스의 321단 3D NAND 식각 기술: 321층의 교대 적층막(SiO₂/SiN)을 수직으로 뚫는 채널홀 식각은 깊이 15μm 이상, 직경 100nm 이하의 초고종횡비(150:1)를 요구합니다. 이는 머리카락 두께의 1/500 구멍을 15층 아파트 높이만큼 뚫는 것과 같은 난이도입니다.

3.5.2 Wet Etching

액체 화학 물질을 사용하여 막을 용해시키는 방식으로, 등방성 식각(모든 방향으로 균일)이 특징입니다. 주로 웨이퍼 세정과 희생막 제거에 사용됩니다.

HF (Hydrofluoric Acid): SiO₂ 식각
H₃PO₄ (Phosphoric Acid): SiN 식각
SC-1/SC-2: 유기물 및 금속 오염 제거

3.6 이온 주입 (Ion Implantation)

고에너지 이온빔을 웨이퍼에 주입하여 반도체의 전기적 특성을 조절합니다. DRAM의 트랜지스터 소스/드레인과 NAND Flash의 워드라인 형성에 필수적입니다.

도핑 농도: 10¹⁵~10¹⁸ atoms/cm² (실리콘 원자 10억 개당 도펀트 1~1000개)
이온 에너지: 1 keV ~ 1 MeV (깊이 제어)
주입 각도: 0°~60° (채널링 방지)

3.7 화학적 기계적 연마 (CMP)

CMP(Chemical Mechanical Polishing)는 화학적 용해와 기계적 연마를 동시에 수행하여 웨이퍼 표면을 원자 수준으로 평탄화합니다. 다층 배선 구조에서 각 층의 평탄도는 후속 공정의 성공을 결정합니다.

연마 입자: SiO₂ 또는 CeO₂ 나노 입자 (50~100nm)
슬러리 pH: 산성(pH 2~4) 또는 알칼리성(pH 10~12)
균일도: ±5Å 이내 (300mm 웨이퍼 전체)

3.8 검사 및 계측

제조 공정 중 수백 회의 검사가 이루어집니다. 불량을 조기에 발견하여 수율을 극대화하는 것이 경쟁력의 핵심입니다.

광학 검사 (Optical Inspection): 표면 결함, 패턴 불량 검출
SEM (Scanning Electron Microscope): 나노미터 수준 패턴 치수 측정
TEM (Transmission Electron Microscope): 막 두께 및 계면 분석 (원자 분해능)
Ellipsometry: 박막 두께 및 굴절률 측정
XRD (X-Ray Diffraction): 결정 구조 분석

3.9 한국 메모리 제조 생태계

삼성전자와 SK하이닉스의 성공은 강력한 협력사 생태계 덕분입니다:

장비: 주성엔지니어링(CVD), 원익IPS(식각), WONIK Holdings(ALD)
소재: 동진쎄미켐(포토레지스트), SK머티리얼즈(특수가스), 솔브레인(슬러리)
부품: 티씨케이(석영 부품), 피에스케이(세정 장비), 유진테크(트랙 시스템)

핵심 요점 정리 (Key Takeaways)

메모리 제조는 수백 단계의 초정밀 공정: 삼성전자 평택캠퍼스와 SK하이닉스 이천캠퍼스는 세계 최대 규모의 메모리 생산 거점입니다.
EUV 리소그래피는 10nm 이하 공정의 핵심: 삼성과 SK하이닉스는 ASML EUV 장비를 100대 이상 보유하며 기술을 선도합니다.
ALD는 원자층 단위 증착으로 미세 구조 구현: High-k 유전체와 3D NAND 적층에 필수적입니다.
플라즈마 식각은 고종횡비 구조 형성: SK하이닉스 321단 3D NAND는 150:1 종횡비 식각 기술의 결정체입니다.
CMP는 다층 배선의 평탄도 확보: ±5Å 균일도로 후속 공정 성공률을 높입니다.
한국은 강력한 반도체 생태계 보유: 장비, 소재, 부품 협력사가 글로벌 경쟁력을 뒷받침합니다.

복습 문제 (Review Questions)

Q1: 삼성전자 평택캠퍼스의 규모와 월 웨이퍼 생산량을 설명하고, 세계 반도체 산업에서의 위상을 서술하세요.

Q2: EUV 리소그래피의 파장은 몇 nm이며, 기존 ArF 리소그래피 대비 어떤 장점이 있는지 설명하세요.

Q3: ALD (Atomic Layer Deposition) 기술이 왜 최첨단 메모리 제조에 필수적인지, DRAM과 3D NAND 응용 사례를 들어 설명하세요.

Q4: SK하이닉스의 321단 3D NAND 채널홀 식각이 왜 기술적으로 어려운지, 종횡비와 정밀도 측면에서 설명하세요.

Q5: CVD와 PVD의 차이점을 설명하고, 각각 어떤 막 증착에 사용되는지 예를 들어 서술하세요.

Q6: CMP 공정이 다층 배선 구조에서 왜 중요한지 설명하고, 요구되는 평탄도 수준을 제시하세요.

Q7: 한국 메모리 반도체 생태계를 구성하는 주요 협력사들을 장비, 소재, 부품 부문으로 나누어 설명하세요.